UltraRISC представила ядро RISC-V UR-CP400 с поддержкой RVA23 и 8-канальным выполнением вне порядка
Подробнее
Pandaily
pandaily.com

UltraRISC представила ядро RISC-V UR-CP400 с поддержкой RVA23 и 8-канальным выполнением вне порядка

Компания UltraRISC Technology, базирующаяся в Шанхае, продемонстрировала процессорное ядро IP UR-CP400. Это ядро соответствует профилю RVA23, имеет 8-канальное выполнение вне порядка и было показано на шестом саммите RISC-V в Китае, который проходил в Шэньчжэне с 18 по 20 октября.

Компания планирует передать эту разработку клиентам в первом квартале 2027 года. Важно отметить, что UR-CP400 является IP-ядром, а не готовым чипом; UltraRISC лицензирует свои ядра разработчикам чипов, которые затем интегрируют их в собственные процессоры, а также использует их в своей собственной продукции ЦПУ.

Согласно заявлениям UltraRISC, ядро соответствует профилю RVA23 — приложению RISC-V, стандартизирующему набор функций, ожидаемый основными операционными системами и программным обеспечением. Оно также поддерживает версию 1.0 расширения вектора RISC-V. Микроархитектура ядра реализована вне порядка с 8-канальным выпуском и 14-стадийным конвейером.

На прототипе, созданном на базе FPGA, компания добилась показателя SPECint2006 выше 22 операций за гигагерц. Этот показатель получен в конфигурации эмуляции FPGA, а не на готовом кремнии. На саммите UltraRISC представила систему на базе FPGA, которая демонстрировала работу этого прототипа. Хотя результаты FPGA являются полезным ранним индикатором производительности на такт, они не дают прямого представления о тактовых частотах, энергопотреблении или производительности памяти конечного продукта.

Для сравнения, более раннее ядро UR-CP100, использовавшееся в настольном ЦПУ UR-DP1000 с восемью ядрами, оценивалось компанией в 10,4 операции за гигагерц по тесту SPECint2006 на одном ядре. Если новый показатель сохранится в кремнии, UR-CP400 более чем удвоит целочисленную производительность на такт по сравнению с предыдущим поколением.

Кроме того, UltraRISC утверждает, что UR-CP400 включает улучшения виртуализации для многоуровневых облачных сред, спроектирован для поддержки платформ серверных ЦПУ и содержит аппаратные оптимизации, направленные на рабочие нагрузки агентного ИИ. Компания не предоставила подробной информации о специфике этих изменений, связанных с ИИ.

Технический директор Цзян Цзян представил серию UR и последние достижения архитектуры UR-CP400 на форуме по центрам обработки данных и высокопроизводительным вычислениям во время саммита. Наряду с новым ядром, UltraRISC продемонстрировала системные решения, построенные на UR-DP1000, включая установки для периферийного ИИ, кластеров с несколькими узлами и виртуализации.

Выход UR-CP400 пришелся на насыщенную неделю для высококлассных разработок RISC-V в Китае, поскольку ряд компаний использовали саммит для демонстрации серверных и автомобильных ядер. Следует подчеркнуть, что все заявленные показатели производительности являются утверждениями компании и не проходили независимое тестирование.

Похожие сюжеты

MemSilicon представила чип MountTai 2026 на основе RRAM с архитектурой 1Т4R
Подробнее
pandaily.com

MemSilicon представила чип MountTai 2026 на основе RRAM с архитектурой 1Т4R

Китайский стартап в области памяти MemSilicon объявил о завершении процесса tape-out своего первого чипа RRAM высокой плотности и большой емкости, получившего название MountTai 2026, который был выполнен 12 октября. Компания утверждает, что это первый в мире чип RRAM такого типа, обладающий высокой плотностью и большой емкостью, однако это заявление еще не было независимо проверено. В настоящее время чип проходит этап валидации после завершения tape-out.

Чип MountTai 2026 разработан с использованием 28-нм CMOS-процесса и имеет структуру ячейки 1T4R. Он обеспечивает емкость 1 Гбит на чип, достигает плотности 30 Мбит на квадратный миллиметр, а задержка доступа составляет менее 20 наносекунд. Кроме того, чип включает аппаратную коррекцию ошибок непосредственно на кристалле.

RRAM, или резистивная память с произвольным доступом, сохраняет данные путем изменения материала между состояниями сопротивления и удерживает их при отключении питания. В стандартной конструкции 1T1R каждая резистивная ячейка оснащена собственным транзистором-селектором. Однако по мере уменьшения размеров ячеек площадь, занимаемая этими транзисторами и их проводкой, становится ограничивающим фактором для плотности. Подход 1TnR позволяет одному транзистору обслуживать несколько ячеек, тем самым снижая площадь транзистора на бит; MountTai 2026 использует один транзистор для четырех ячеек.

Использование общего транзистора порождает ряд проблем, включая пути утечки тока между ячейками, возмущение при чтении и записи, а также проблемы надежности в различных рабочих условиях. MemSilicon заявляет, что решила эти проблемы на уровне схемотехники, внедрив отрицательно-напряженную конструкцию и унифицированную схему сброса для подавления утечки массива, драйверы линий слов с несколькими напряжениями, которые разделяют пути чтения и записи с высоким и низким напряжением, адаптивную защитную поляризацию для уменьшения некорректных записей, а также адаптивную схему считывания с отслеживанием, которая работает совместно с коррекцией ошибок для повышения выхода чтения при гигабитной емкости.

Технология компании основана на работе команды Лю Мина, академика Китайской академии наук, который публиковал исследования по дизайну RRAM 28-нм 1T2R в 2020 году. Поскольку ячейки создаются в задних слоях, совместимых со стандартным CMOS, этот метод предназначен для встраивания энергонезависимой памяти в логические чипы.

MemSilicon ориентируется на бортовое хранилище для весов моделей, KV-кэша и параметров в SoC, устройствах с воплощенным ИИ и ПК с ИИ, где SRAM быстра, но занимает много места на бит, а интеграция встроенной флэш-памяти становится все сложнее по мере уменьшения логических процессов.

Популярное